2020年過ぎでSystemVerilogに移行してマイペースでコツコツ開発していたやつが終わりに近づいてきた。とはいえまだテストあるし、制御フローもまともにしなきゃならないけど。

＜新着図書＞ SystemVerilog超入門 : はじめて学ぶハードウェア記述言語 / 篠塚一也著 opac.lib.hosei.ac.jp/opac/opac_link…

JetBrains IDEのSystemVerilogプラグイン、メンテされてなくて古〜〜〜いバージョンでしか使えない……

SystemVerilog、propertyを使ったassertionをなんとなく使っているくらいだからなあ。

SystemVerilogでいろいろなデータ型があることを学んだ 結構モダンだなぁという印象が大きい pic.twitter.com/yYjdclSM5C

Quartus Prime Lite 22.1でSystemVerilog error no support for unions がどうやっても消せない。 当該箇所でtypedef union packedしてるだけなのだが何が間違ってるんだろ。 マニュアルのSection 7—Aggregate Data TypesにもUnionsはSupportedと書いてあるんだけどどうしてなんだよ🥲

SystemVerilog本買ったから読もうっと

AtCoder、SystemVerilogに対応してほしい

SystemVerilogのpackedアレイとunpackedアレイは、大局的にはアレイであり同じ概念です。例えば、何れにもforeachを使用できます。根本的な差異は、データの格納法にあります。 pic.twitter.com/d5bjD4n1cQ

返信先:@toyoshim他1人SystemVerilog 限定じゃないかと思います． sv2v はうちの学生さんも使ってますけど，元の SystemVerilog が結構えぐい書き方してても割ときちんと変換できてるぽくはあります．ただ，2段で変換かますとデバッグしやすいかというと微妙かもしれないですね．

返信先:@n_hattaこれ、以前気づいて使ってみたい気もしたんだけど、トランスコンパイル先がSystemVerilog限定だったりします？趣味環境だとどうしても未だにVerilog限定だったりする対象もあり……sv2vとか使えば良いのかな。

ボクはSystemVerilogを「プログラミング言語のように書きやすい」みたいに言う主張はかなり嫌いなんだけども(回路はデータフローで常に考えるべき)、この書き方ができるのは、かなり、キモいな...便利だけど。 edaplayground.com/x/pRJ2 pic.twitter.com/iZafC7jYB1

SystemVerilogのキューに値を設定するためには、キューリテラルを使うかキューのメソッドを使用しなければなりません。意外と不便を感じますが、新機能のmapを使用すれば、その問題は解消されます。 pic.twitter.com/bi3wMToNGB

検証のためのSystemVerilogプログラミング [ 篠塚 一也 ] hb.afl.rakuten.co.jp/hgc/g00q072e.m… #お得

SystemVerilog の弱い参照と強い参照との関係を示す分かり易い例を紹介しましょう。 pic.twitter.com/jbClXUSQg3

SystemVerilog の Interface 記述とか使えると便利そうと思ってはいるけど、現状なかなか手が出ない

なおVerylならいいのかと言われると、Verylの生成物のSystemVerilogで説明すればいいというのはある。

module(input [31:0] N,outout [31:0] s); logic [31:0] c0,c1,c,s0; assign c0=N&32’h1; assign s0=N^32’h1; assign c=c0 | c1; assign c1=s0&(c<<1); assign s=s0^(c<<1); endmodule 言語はSystemVerilog(ハードウェア記述言語)です！(多分合成できない)

直近書いてるDisplayPort周りのRTLのモジュールやDDSの波形生成モジュールはVerylで書いている。Rust書いてる身としてはかなり書きやすい。生成されたSystemVerilogがほぼ1対1対応なので読めるってのも重要なところ。 github.com/ciniml/fpga_sa…

stableではないので当たり前だが、今のところverylで色々書くのは苦行ということが分かった。ただ、SystemVerilogに比べて書きやすく、自分的には非常に期待度が高い。

SystemVerilogでブロッキング代入とノンブロッキング代入を一つのalways内で行う場合にalways_combやalways_ffを使わずに書くことになるのでVerilogHDLでいいんじゃねぇかってなる

SystemVerilogには誤りを未然に防ぐための仕組みが多く組み込まれています。今回の改訂版により、その仕組みが設計と検証の両分野で強化されている事がわかります。ここで、それらを一旦整理してみます。 pic.twitter.com/9i6oO1hevN

配列表現SystemVerilogからだったの知らなかった

あらためてSystemVerilog、と言われた時に、 「こんな使い方あったのね」を再認識できそうです。 FPGA開発にも大いに使えそうですね。 SystemVerilogの検証では何が出来る？ 4月17日(水) 15:00 - 16:30 events.teams.microsoft.com/event/d60f3f63…

メモ。SystemVerilogでRISC-Vを設計している。 SystemVerilog with RISC-V Processor Design amazon.co.jp/dp/B09PMFY8Y3/

他の部分のRTLも書くかー。 言語はもちろんSystemVerilog.

重音テトSVいいな。やっぱSVと約せる概念は最高なんだよな、SystemVerilogとか

4月2日の楽天ランキング6位! 実践UVM入門 検証のためのSystemVerilogクラスライブラリー／篠塚一也【3000円以上送料無料】 価格：4950円 hb.afl.rakuten.co.jp/hgc/g00rd1d9.b…

ファンクショナルカバレッジの機能が拡張されたので、SystemVerilogコンパイラーとシミュレータに追加機能を実装しました。作業は単純ではなかったのですが、実装を終わってテストしてみると、矢張り便利な機能であるという気がします。 pic.twitter.com/sprgAJeqOd

openHWのRISC-V IPはsystemverilogで書かれてて検証環境はUVM．素敵．ここかな？ github.com/openhwgroup